Defensa de tesi de Alejandro Suanes Pérez

Doctorand: Alejandro Suanes Pérez.

Títol: Low-Power High-Resolution ΔΣM for Next Generation Space Analog to Digital Converters.

Director/a: Francesc Serra Graells, Michele Dei.

Data i hora lectura: 301/03/2022 – 9:30hores.

Lloc lectura: Sala de Graus de l’Escola d’Enginyeria – Edifici Q.

Programa de Doctorat: Enginyeria Electrònica i de Telecomunicació.

Departament on està inscrita la tesi: Departament de Microelectrònica i Sistemes Electrònics.

 

Resum

El principal objetivo de esta tesis doctoral es el diseño de ADCs de bajo consumo y alta resolución del tipo ΔΣ para aplicaciones de espacio, aunque las contribuciones son válidas para cualquier escenario de sensado de propósito general donde se requiera un gran rango dinámico. La estrategia ΔΣ ha sido escogida como punto de partida debido a su alto rendimiento y fiabilidad. En particular, las implementaciones con capacidades conmutadas (SC) son de especial interés en el trabajo presentado, las cuales se construyen mediante el uso de novedosos circuitos CMOS.

Con la intención de definir el proceso de optimización y facilitar al diseñador la realización de tareas tanto como sea posible, se ha desarrollado una metodología de diseño basada en modelos matemáticos. Además, se ha combinado esta metodología con técnicas de diseño especiales para incrementar la robustez de los circuitos CMOS frente a la radiación. Una limitación importante en diseños de ADCs de baja frecuencia y alta resolución es el ruido flicker. Para prevenir la degradación de la resolución causada por este efecto, se propone un mecanismo de cancelación de ruido flicker mediante circuitos conmutados. Esta modificación del modulador ΔΣ (ΔΣM), junto a otras nuevas técnicas y circuitos, permiten obtener una buena optimización del consumo del ADC y mantener sus prestaciones. La arquitectura ΔΣM Multi-bit propuesta se ha implementado en los tres nodos de tecnología CMOS 180 nm, 65 nm y 22 nm. El propósito de este estudio de portabilidad es descubrir los retos de diseño que supone la migración tecnológica, permitiendo así validar la metodología de diseño y explorar los beneficios potenciales del escalado tanto tecnológico como de la tensión de alimentación.
Un ΔΣM SC de 0.8mW 50kHz 94.6dB-SNDR libre de bootstrapping y con cancelacion de ruido flicker ha sido fabricado en una tecnología CMOS de 180 nm y caracterizado experimentalmente. Las medidas muestran una mejoría en el estado del arte de la FoM en comparación con otros convertidores de características similares publicados en la literatura. Los resultados también muestran una baja variabilidad entre diferentes muestras, demostrando la robustez del diseño frente a tecnología. Además, la robustez de estos chips frente a radiación ha sido comprobada mediante un test de dosis total de radiación. Los resultados muestran que el ADC ΔΣM puede soportar como mínimo niveles de radiación adecuados para la mayoría de misiones espaciales. La implementación CMOS de 65 nm del ΔΣM incopora el soporte digital, compuesto por el filtro diezmador y un periférico para comunicaciones por bus, y ha sido integrado como un bloque IP para un núcleo digital RISC-V. Este diseño se está fabricando actualmente. Otra contribución de este trabajo es el desarrollo de una nueva arquitectura ΔΣM que incorpora funciones de control automático de ganancia (AGC) basada en el concepto analog floating-point. Un ADC ΔΣ de tipo Floating Point con AGC libre de distorsión y 1.1mW 50kHz 100dB-DR también se ha fabricado en un nodo CMOS de 180 nm y testeado experimentalmente. Los resultados obtenidos muestran un correcto uso del mecanismo floating-point, obteniendo así una extensión en el rango dinámico del ADC. También se ixha desarrollado un sistema de test específico con el fin de cerrar el lazo de control AGC mediante procesado digital sintetizado en una plataforma FPGA.